以路由器(router)为DUT，逐步搭建其testbench的过程
2022-12-10
SystemVerilog课程笔记(十一)
1. 查看代码覆盖率1.1 修改Makefile###########
# User variables
###########
TB = tb
SEED = 1
TESTNAME ?= rt_single_ch_test
FILES =
2022-11-24
SystemVerilog课程笔记(十)
1. 从generator收到的数据按照chnl编号分发到16个mailbox里1.1 改进后的rt_tst_pkg.svpackage rt_test_pkg;
class rt_packet;
rand bit [3:0] src
2022-11-23
SystemVerilog课程笔记(九)
1. 将generator、monitor中的队列改为mailbox
mailbox #(rt_packet) pkts;
2. 将generator、monitor中的mailbox设置上限为12.1 改造后的rt_test_pkgpa
2022-11-22
使用PLI接口实现故障注入
Verilog PLI即Verilog 编程语言接口，是Verilog提供给用户用来扩展Verilog 仿真器功能的接口。
2022-11-21
Verilog数字系统设计第(三)章总结
3.1 模块的结构Verilog 的基本设计单元是“模块”( block)。一个模块是由两部分组成的：一部分描述接口，另一部分描述逻辑功能，即定义输入是如何影响输出的。Verilog 模块结构位于在 module和 endmodule声明语
2022-11-17
SystemVerilog学习笔记(十)
# 1. 覆盖率
## 1.1 概述
覆盖率是衡量验证完备性的一个通用词语，用来衡量设计中已经被测部分和未测部分的比例，通常被定义为已达到所需验证部分的百分比。
## 1.2 分类
### 按照覆盖率生成方法
* 隐性生成
* 显性生成
2022-11-15
10.31-11.13总结
用ECC对 leon 系统里的SRAM进行加固
2022-11-13
SystemVerilog学习笔记(九)
本文思维导图如下：
1. 线程控制1.1 并行线程Verilog中与顺序线程begin…end相对的是并行线程fork…join。
1.1.1创建线程SV引入了两种新新的创建线程的方法，fork…join_none和fork…join_
2022-11-06
SystemVerilog实验(一)
一、实验要求路科验证V0课程实验指导 (shimo.im)
二、实验代码router_io.sv//定义接口，将复位信号(test.sv产生)送入DUT(router.v)
interface router_io(input bit clo
2022-11-05
SystemVerilog课程笔记(八)
1. 改用samephore判断chnl是否被占用2. 对single chnl添加随机2.1 改造后的rt_test_pkg.svpackage rt_test_pkg;
class rt_packet;
rand bit [3:0
2022-11-01
SystemVerilog学习笔记(八)
1. 如何简单产生一个随机常数1.1 $randomize1.2 $urandom$urandom()，可以生成一个32位的无符号随机数。$urandom_range(maxval, minval=0)，可以生成间与maxval与min
2022-11-01