SystemVerilog课程进度总览(完结)


一、初步初步使用module和initial实现初步激励
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二、继续改进
改进1:将initial过程块改造为task、将前一次的两个initial begin end 语句封装进task任务中
改进2:任意source_channl向任意destination_channl发送数据

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三、构建generator
改进1:stimulator只发送数据,构建generator产生数据发送给stimulator
改进2:来自于不同的source chnl可以并行发送
改进3:增加接口(interface)
改进4:增加组件monitor,监测输入数据和输出数据

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四、stimulator、generator、monitor改为类、增加checker组件
改进1:将数据传输从结构体改造为类
改进2:将drive_chnl任务的输入改为类
改进3:将stimulator、generator、monitor改为类
改进4:增加checker组件

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五、利用类的继承,将多种test包含进base test中
改进1:利用类的继承,将多种test包含进base test中
改进2:增加数据传输完成信号、checker的判断、test name
改进3:package封装与makefile的使用
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六、利用随机产生数据
改进1:改用samephore判断chnl是否被占用
改进2:对single chnl添加随机
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七、mailbox的使用
改进1:将generator、monitor中的队列改为mailbox
改进2:将generator、monitor中的mailbox设置上限为1
改进3:将数据从genarator到stimulator的传递改为mailbox句柄的传递
改进4:使用关联数组进行test用例的选择
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八、改进测试用例
改进1:从generator收到的数据按照chnl编号分发到16个mailbox里
改进2:完善two_ch_same_chout_test、full_ch_test
改进3:完善各test父类与子类的关系
改进4:完善rt_full_ch_test
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九、查看功能覆盖率
覆盖率1:查看代码覆盖率
覆盖率2:查看功能覆盖率
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文章作者: DPH
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