- pwd
- mkdir project
- cd project
- cp -rf /mnt/hgfs/ShareFolder/v0.labs(文件名) .
- ll
- gvim & 保持不在后台运行
vim编辑器中敲入VT - cp V0_lab/rtl/router.v w2lab/
- cp V0_lab/rtl/router.v w3lab/
- vcs -full64 router.v -top router
编译设计文件
-full64:vcs版本为64位
-top router:顶层文件为router - history
- vcs -full64 -debug_access+all router.v -top router
-debug_access+all:添加相关调试选项 - ./simv -gui &
./:表示在当前目录下有simv文件
-gui:表示以图形界面方式展示 - touch tb.sv
- vcs -full64 -debug_access+all -sverilog -timescale=1ns/1ps router.v tb.sv -top tb
-sverilog:为识别sv文件
-timescale=1ns/1ps 所有design、tb文件统一timescale - vsim -gui & 打开queata工具
- vlog -sv xxx.sv在questa中编译xxx.sv
- vsim -voptargs=+acc -classdebug work.tb 仿真work中的tb文件
上一篇
Hello World
2022-09-24
下一篇
SystemVerilog学习笔记(三)
2022-09-19